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    本發明揭露一種快閃記憶體控制裝置，其透過通信介面接收主控裝置傳來的待寫入資料。接著，該快閃記憶體控制裝置的處理電路會取得該儲存單元模組的使用者容量與有效資料量，並判斷該有效資料量占該使用者容量之比率是否低於第一設定值：若該比率低於該第一設定值時，則令該儲存電路以一位元模式存取電荷；若該比率等於或高於該第一設定值，則判斷該比率是否高於一第二設定值：若該比率低於該第二設定值，則令該儲存電路以二位元模式存取電荷；若該比率等於或高於該第二設定值，則令該儲存電路以三位元模式存取電荷。
    公开号:TW201317779A
    申请号:TW100139062
    申请日:2011-10-27
    公开日:2013-05-01
    发明作者:Tsung-Chieh Yang；Ching-Hui Lin；Yang-Chih Shen；Chun-Chieh Kuo
    申请人:Silicon Motion Inc；
    IPC主号:G11C11-00
    专利说明:
    三階儲存單元的快閃記憶體裝置及其控制方法
    本發明是有關快閃記憶體的技術，尤指一種可提升儲存單元模組的耐耗損能力和資料可靠度的快閃記憶體控制裝置及其控制方法。
    非揮發快閃記憶體(non-volatile memory)被廣泛使用在很多應用中，例如固態硬碟(solid-state disk，SSD)、記憶卡、數位相機、數位攝影機、多媒體播放器、行動電話、電腦和許多其他電子裝置。
    請參考圖1A及圖1B之快閃記憶體儲存單元陣列架構暨電荷濃度分布示意圖。一般將早期快閃記憶體儲存架構稱為單階儲存單元(single-level cells，SLC)架構，其包含由複數個儲存單元(memory cell)形成的儲存單元陣列(memory cell array)。其中，位於同一列的儲存單元的閘極(control gate)係電性連接而成一字線(word-line，簡稱WL)；位於同一欄的儲存單元係以源極(soure)與汲極(drain)交互電性連接而成一位元線(bite-line，簡稱BL)。其中，各儲存單元電晶體結構中複包含一浮動閘(floating gate)，使得各儲存單元可存入電荷，並使該些存入電荷不會於系統斷電後揮發。
    利用判斷儲存單元中的電荷濃度分布或電壓分布，即可定義出各儲存單元的數位資料。舉例來說，若儲存單元11的電荷濃度值位於ab線段之間，且由字線WL1加入一量測電壓Vd +，則位元線BL1會有電流通過，此時定義儲存單元11的位元資料為1；反之，若儲存單元12的電荷濃度值位於線段bc之間，則位元線BL2將不會有電流通過，此時定義儲存單元12的位元資料為0。
    隨著記憶體儲存架構之演進，美國公開專利文件US 2011/0138111 A1已揭示一種可自每個記憶體儲存單元的電荷濃度分布定義出兩位元的資料量。其快閃記憶體儲存單元陣列架構與該一階儲存單元架構大致相同，其差異在於二位元儲存架構係以Vd +、Vd1 +、Vd2 +量測三次，則分別可定義出四組二位元資料(11、10、00、01)；此架構稱為二階儲存單元架構或多階儲存單元(multi-level cells，MLC)架構。
    更有甚者，今日記憶體技術已可利用更精密的量測技術，將記憶體儲存單元的電荷濃度分布由低至高，依序定義出8組三位元資料(111、110、100、101、001、000、010、011)；此架構稱為三階儲存單元(triple-level cells，TLC)架構。
    由理論上來看，雖然三階儲存單元是上述技術中單一儲存單元儲存資料容量最高的做法，但由於單階儲存單元每一電荷分布區間寬度約為二階儲存單元每一電荷分布區間寬度的2倍，且為三階儲存單元每一電荷分區間的4倍，因此單階儲存單元架構具有比其他兩種架構的有較小量測誤差的優點，進而其在存取速度和資料可靠度方面具有最高的效能。換言之，多階儲存單元、三階儲存單元、甚至更高階數的儲存單元可用較低成本提供較高的儲存容量，但耐用程度(endurance)和耐耗損能力(wear capacity)則不如單階儲存單元來得好。
    由於前述的特性，習知的快閃記憶體裝置在追求低成本、高容量的目標時，很難同時兼顧耐耗損能力和資料可靠度方面的表現。
    有鑑於此，如何有效改善以多階儲存單元、三階儲存單元或更高階數的儲存單元來實現的快閃記憶體的耐耗損能力和提高資料可靠度，實為業界有待解決的問題。
    本發明揭露一種快閃記憶體控制模組，其透過通信介面接收主控裝置傳來的待寫入資料，接著，快閃記憶體控制模組的處理電路會取得該儲存單元模組的使用者容量與有效資料量，並判斷該有效資料量占該使用者容量之比率是否低於第一設定值：若該比率低於該第一設定值時，則令該儲存電路以一位元模式存取電荷；若該比率等於或高於該第一設定值，則判斷該比率是否高於一第二設定值：若該比率低於該第二設定值，則令該儲存電路以二位元模式存取電荷；若該比率等於或高於該第二設定值，則令該儲存電路以三位元模式存取電荷。
    上述的第一設定值與第二設定值分別設為三分之一與三分之二，並於記憶體控制模組在儲存資料前，取得並比較該儲存單元模組的使用者容量與有效資料量。若該有效資料量占該使用者容量之比率低於三分之一此時，則令該儲存電路採用一位元模式，以EV與V1這兩組電荷區間儲存一位元資料(0或1)；若該比率高於三分之一並低於三分之二，則令該儲存電路以二位元模式，以EV，V1，V2，V3此四組電荷區間儲存二位元資料(11，10，00，01)；若該比率高於該第二設定值時，則指定該儲存電路以三位元模式，以八組電荷區間儲存三位元資料(111，110，101，100，001，000，011，010)。
    本發明所揭露的記憶體控制模組又可包含熱資料表，以分辨欲儲存的資料為熱資料或非熱資料。當使用者存放熱資料時，考量到熱資料搬移頻率較高的特性，則令該儲存電路採用一位元模式儲存，如此則能有效延長三階儲存單元的使用壽命；反之，存放非熱資料時，由於非熱資料的搬動頻率很低，所以採用儲存量最高的三位元模式，亦不致於嚴重影響儲存單元的使用壽命，又可空出較大的系統容量給後續資料使用。此外，若使用者希望能大幅延長各三階儲存單元的使用壽命，亦可令該記憶體控制模組指定儲存電路完全不採用三位元模式儲存資料。換言之，僅使用一位元模式與二位元模式儲存資料，以降低電荷轉移程度較高區間的使用頻率，進而延長各三階儲存單元的使用壽命。抑或，使用者也可令該記憶體控制模組指定儲存電路完全不採用二位元模式儲存資料。
    值得注意的是，若該比率低於該第一設定值時，亦可指定該儲存電路採用EV與V2這兩組區間儲存一位元資料(0或1)。此模式在理論上雖然不是對儲存單元傷害程度最低的儲存方式，但由於EV與V2區間相鄰的間距較寬，可提供較佳的識別性，在實際使用上也能部分延長記憶體使用期間，因此也是可實施的態樣之一。同理，以EV與V3區間，V1與V3區間，或EV與V3區間儲存一位元資料，都是可行的實施態樣。同理，當使用二位元模式儲存資料時，可於該八組區間中任意選用四組區間，例如採用EV，V2，V4，V6區間儲存資料，亦為可能實施之態樣。
    如此，採用本發明快閃記憶體控制裝置，不僅能降低將資料寫入資料區塊時所需的耗電量，更能有效改善快閃記憶體模組的儲存單元的耐耗損能力，進而提高快閃記憶體模組中所儲存的資料的可靠度。
    以下將配合相關圖式來說明本發明的實施例。在這些圖式中，相同的標號表示相同或類似的元件或流程步驟。
    在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，同樣的元件可能會用不同的名詞來稱呼。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的基準。在通篇說明書及後續的請求項當中所提及的「包含」為一開放式的用語，故應解釋成「包含但不限定於...」。另外，「耦接」一詞在此包含任何直接及間接的連接手段。因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接(包含透過電性連接或無線傳輸、光學傳輸等訊號連接方式)連接於該第二裝置，或透過其他裝置或連接手段間接地電性或訊號連接至該第二裝置。
    圖2為本發明資料儲存系統功能方塊圖。資料儲存系統至少包含主控裝置210、快閃記憶體控制模組220和儲存單元模組230。該快閃記憶體控制模組220係用以接收主控裝置210發送之資料，並將該些資料儲存於儲存單元模組230。主控裝置210可以是電腦、讀卡機、數位相機、數位攝影機、行動電話、GPS定位裝置，或其他任何能把儲存單元模組230當作儲存媒介的電子裝置。快閃記憶體控制模組220包含有記錄媒體222、處理電路224、和通信介面226。通信介面226用以與主控裝置210耦接，以使處理電路224和主控裝置210能透過通信介面226進行資料傳輸。記錄媒體222係用以儲存處理電路224的必要資訊。
    儲存單元模組230包含有一儲存電路232和一組由複數個三階儲存單元組成的儲存單元陣列234。快閃記憶體控制模組220和儲存單元模組230可一起整合成單一記憶體裝置，例如固態硬碟(SSD)或記憶卡等等。
    請參考圖3所示之本發明的快閃記憶體寫入方法流程圖。首先，流程31中，快閃記憶體控制模組220透過通信介面226接收主控裝置210傳來的待寫入資料。接著，進行流程32，快閃記憶體控制模組220的處理電路224取得該儲存單元模組230的一使用者容量與一有效資料量，並判斷該有效資料量占該使用者容量之比率是否低於一第一設定值：若該比率低於該第一設定值時，則進行流程33，令該儲存電路232以一位元模式存取電荷；若該比率等於或高於該第一設定值，則進入流程34，以判斷該比率是否高於一第二設定值：若該比率低於該第二設定值，進入流程35，令該儲存電路232以二位元模式存取電荷；若該比率等於或高於該第二設定值，則進入流程36，令該儲存電路232以三位元模式存取電荷。
    其中，關於上述使用者容量與有效資料量(或有效資料量)的理解，請參考圖4所示之快閃記憶體資料分布示意圖。一般而言，一個完整的記憶體資料分布40包含有一普通資料區41與一錯誤更正碼資料區42。由於錯誤更正碼區42的記憶體容量是使用者無法使用的部份，因此，一般所謂的使用者容量係指該普通資料區41可供使用的資料量。雖然普通資料區41又可分為一般資料存取區410，暫存資料存取區411，壞軌資料區412，系統資料區413等不同用途的使用區塊，但與一般資料存取區410相比，暫存資料存取區411、壞軌資料區412及系統資料區413的容量都非常小。因此，本實施例中用以比較的該使用者容量採用該普通資料區41的容量，也可以採用一般資料存取410的容量，亦可採用該一般資料存取區410加上其他三區塊其中一區的容量，甚至採用該一般資料存取區410加上其他三區塊其中兩區的容量都是本發明實施例可採用的樣態。
    而所謂有效資料係對比無效資料而言。簡單的說，有效資料就是存在於快閃記憶體實體層中，系統可讀取的資料；反之，無效資料是雖然存在於快閃記憶體實體層中，但其與邏輯位址的連結關係已被移除，因此系統不再讀取的資料。舉例來說，欲將一第一資料儲存於快閃記憶體中，系統係將該第一資料存放於實體層中的第一實體區域，並指定一第一邏輯位址給該第一資料，進而使該第一資料、該第一邏輯位址與該第一實體區域三者形成連結關係；爾後，系統欲讀取該第一資料時，可透過該第一邏輯位址確定該第一資料係儲存於該第一實體區域，以讀取到第一資料的正確內容。若使用者欲修改該第一資料時，系統則將該修改的資料存放在實體層中的第二實體區域，又使該第一資料、該第一邏輯位址與該第二實體區域三者形成連結關係；如此，若系統欲讀取第一資料時，則透過該第一邏輯位址確定該第一資料係存放在該第二實體區域，進而讀取到第一資料已修改的內容。此時，值得注意的是，存放在第一實體區域的資料內容並沒有被移除該區域的資料只是缺少與邏輯位址的連結關係，因此系統不再讀取該些資料，這類資料則被稱為無效資料。反之，若資料存放於有邏輯位址指向的區域，而可被系統讀取，這類資料則稱為有效資料。
    接下來，請參考圖5所示之快閃記憶體三階儲存單元的電荷分布操作區間示意圖。誠如該圖所示，一般而言，三階儲存單元的電荷分布操作區間可區分為1個抹除臨界電壓區間(erase threshold voltage interval)EV和7個編程臨界電壓區間(program threshold voltage interval)V1~V7，以使該儲存單元得儲存三位元資料(111、110、100、101、001、000、010、011)。其中，若以V1區間儲存資料，其電荷注入與釋放過程之間的變化量最少，V7區間的變化量則最大。然而，就物理層面而言，由於快閃記憶體本質上是電晶體，而判斷儲存單元中資料有無之標準係量測電晶體中電荷的變化。又由於電荷於電晶體之轉移會破壞電晶體晶格結構，因此，隨著電荷不斷注入電晶體或自電晶體釋出，快閃記憶體的使用壽命或稱可靠度會隨之遞減。而且過程中該電晶體的電荷變化量越多，對儲存單元的傷害就越大；換言之，參考圖5所示的區間示意圖，若以V1區間儲存資料，由於其儲存過程中電荷注入與釋放過程之間的變化量最少，因此對於儲存單元的傷害最小；反之，若使用V7區間標記資料，由於其儲存過程中電荷注入與釋放過程之間的變化量最多，因此對儲存單元的傷害最大。
    對此，本發明揭露一實施例，設該第一設定值與該第二設定值分別為三分之一與三分之二，並於記憶體控制模組220在儲存資料前，取得並比較該儲存單元模組230的使用者容量與有效資料量。若該有效資料量占該使用者容量之比率低於三分之一此時，則令該儲存電路232採用一位元模式，以EV與V1這兩組電荷區間儲存一位元資料(0或1)；若該比率高於三分之一並低於三分之二，則令該儲存電路232以二位元模式，以EV，V1，V2，V3此四組電荷區間儲存二位元資料(11，10，00，01)；若該比率高於該第二設定值時，則指定該儲存電路以三位元模式，以八組電荷區間儲存三位元資料(111，110，101，100，001，000，011，010)。
    值得注意的是，該第一設定值與該第二設定值可依據使用者需求而調整。若使用者在儲存資料的過程中，需要較多暫存區塊以提升儲存資料速度，系統可預留百分之十的儲存容量供給暫存資料使用。如此，該第一設定值與該第二設定值可分別設為百分之三十與百分之六十，以達到提升儲存資料之處理效率。
    此外，若使用者希望能大幅延長各三階儲存單元的使用壽命，亦可令該記憶體控制模組220指定該儲存電路232完全不採用三位元模式儲存資料。換言之，僅使用一位元模式與二位元模式儲存資料，以降低電荷轉移程度較高區間的使用頻率，進而延長該各三階儲存單元的使用壽命。
    抑或，使用者也可令該記憶體控制模組220指定該儲存電路232完全不採用二位元模式儲存資料。本發明所揭露的記憶體控制模組220包含一熱資料表，用以分辨欲儲存的資料為熱資料或非熱資料。當使用者存放熱資料時，考量到熱資料搬移頻率較高的特性，則令該儲存電路232採用一位元模式儲存，如此則能有效延長三階儲存單元的使用壽命；反之，存放非熱資料時，由於非熱資料的搬動頻率很低，所以採用儲存量最高的三位元模式，亦不致於嚴重影響儲存單元的使用壽命，又可空出較大的系統容量給後續資料使用。
    本發明另一實施例中，該比率低於該第一設定值時，亦可指定該儲存電路232採用EV與V2這兩組區間儲存一位元資料(0或1)。此模式在理論上雖然不是對儲存單元傷害程度最低的儲存方式，但由於EV與V2區間相鄰的間距較寬，可提供較佳的識別性，在實際使用上也能部分延長記憶體使用期間，因此也是可實施的態樣之一。同理，以EV與V3區間，V1與V3區間，或EV與V3區間儲存一位元資料，都是可行的實施態樣。同理，當使用二位元模式儲存資料時，可於該八組區間中任意選用四組區間，例如採用EV，V2，V4，V6區間儲存資料，亦為可能實施之態樣。
    於此所知，搭配本發明所揭露的快閃記憶體控制模組，不僅能用MLC晶片、TLC晶片、甚至是更高階數的晶片來實現滿足低成本、高容量的目標，又能有效改善快閃記憶體其整體耐用程度、耐耗損能力、和資料可靠度。
    以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
    11．．．儲存單元
    12．．．儲存單元
    31-36．．．快閃記憶體寫入方法流程
    210．．．主控裝置
    220．．．快閃記憶體控制模組
    222．．．記錄媒體
    224．．．處理電路
    226．．．通信介面
    230．．．儲存單元模組
    232．．．儲存電路
    234．．．儲存單元陣列
    40．．．記憶體資料分布
    41．．．普通資料區
    410．．．一般資料存取區
    411．．．暫存資料存取區
    412．．．壞軌資料區
    413．．．系統資料區
    42．．．錯誤更正碼資料區
    圖1A及圖1B係快閃記憶體儲存單元陣列架構暨電荷濃度分布示意圖。
    圖2係本發明的資料儲存系統功能方塊圖。
    圖3係本發明的快閃記憶體寫入方法流程圖。
    圖4係快閃記憶體資料分布示意圖。
    圖5係快閃記憶體三階儲存單元的電壓操作區間示意圖。
    权利要求:
    Claims (26)
    [1] 一種三階儲存單元的快閃記憶體裝置，其包含有：一儲存單元模組，其包含一由複數個三階儲存單元組成的儲存單元陣列與一儲存電路，其中，該儲存電路係電性連接於該儲存單元陣列，以將電荷存取於該些三階儲存單元；以及一記憶體控制模組，電性連接於該儲存電路，其係用以取得並比較該儲存單元模組的一使用者容量與一有效資料量，並於該有效資料量占該使用者容量之比率低於一第一設定值時，令該儲存電路以一位元模式存取電荷。
    [2] 如申請專利範圍1所述之三階儲存單元的快閃記憶體裝置，其中，若該比率等於或高於該第一設定值，令該儲存電路以二位元模式存取電荷。
    [3] 如申請專利範圍1所述之三階儲存單元的快閃記憶體裝置，其中，若該比率等於或高於該第一設定值，令該儲存電路以三位元模式存取電荷。
    [4] 如申請專利範圍1所述之三階儲存單元的快閃記憶體裝置，其中，若該比率等於或高於該第一設定值，且該比率低於一第二設定值時，令該儲存電路以二位元模式存取電荷。
    [5] 如申請專利範圍2所述之三階儲存單元的快閃記憶體裝置，其中，若該比率等於或高於該第二設定值時，令該儲存電路以三位元模式存取電荷。
    [6] 如申請專利範圍4所述之三階儲存單元的快閃記憶體裝置，其中，該第一設定值為30%，且該第二設定值為60%。
    [7] 如申請專利範圍4所述之三階儲存單元的快閃記憶體裝置，其中，該第一設定值為1/3，且該第二設定值為2/3。
    [8] 如申請專利範圍1所述之三階儲存單元的快閃記憶體裝置，其中，該一位元模式係以三階儲存單元電荷分布操作區間中，電荷濃度分布最低的與第二低的電荷區間分別代表位元資料1與位元資料0。
    [9] 如申請專利範圍1所述之三階儲存單元的快閃記憶體裝置，其中，該一位元模式係以三階儲存單元電荷分布操作區間中，電荷濃度分布最低的與第三低的電荷區間分別代表位元資料1與位元資料0。
    [10] 如申請專利範圍2所述之三階儲存單元的快閃記憶體裝置，其中，該二位元模式係以三階儲存單元電荷分布操作區間中，電荷濃度分布最低的四個電荷區間代表二位元資料(11，10，01，00)。
    [11] 如申請專利範圍4所述之三階儲存單元的快閃記憶體裝置，其中，該二位元模式係以三階儲存單元電荷分布操作區間中，電荷濃度分布最低的四個電荷區間代表二位元資料(11，10，01，00)。
    [12] 如申請專利範圍1所述之三階儲存單元的快閃記憶體裝置，包含一熱資料表，其係用以判斷待寫入的資料是否屬於熱資料，若該待寫入資料屬於熱資料，則以一位元模式存取。
    [13] 如申請專利範圍12所述之三階儲存單元的快閃記憶體裝置，其中，該記憶體控制模組於該儲存單元陣列中選取一熱資料儲存區塊，用以優先以一位元模式儲存該熱資料。
    [14] 如申請專利範圍12所述之三階儲存單元的快閃記憶體裝置，其中，若該待寫入資料屬於非熱資料，則以三位元模式儲存資料。
    [15] 一種三階儲存單元的快閃記憶體裝置控制方法，其包含：接收一待寫入資料；根據一使用者容量與一有效資料量計算一比率；以及當該比率低於一第一設定值時，令一儲存電路以一位元模式存取電荷。
    [16] 如申請專利範圍15所述之三階儲存單元的快閃記憶體裝置控制方法，包含：當該比率高於該第一設定值，則判斷該比率是否低於一第二設定值；以及當該比率低於該第二設定值，則令該儲存電路以二位元模式存取電荷。
    [17] 如申請專利範圍16所述之三階儲存單元的快閃記憶體裝置控制方法，包含：當該比率等於或高於該第二設定值，則令該儲存電路以三位元模式存取電荷。
    [18] 如申請專利範圍16所述之三階儲存單元的快閃記憶體裝置控制方法，其中，該第一設定值為30%，且該第二設定值為60%。
    [19] 如申請專利範圍16所述之三階儲存單元的快閃記憶體裝置控制方法，其中，該第一設定值為1/3，且該第二設定值為2/3。
    [20] 如申請專利範圍15所述之三階儲存單元的快閃記憶體裝置控制方法，包含：當該比率等於或高於該第一設定值，則令該儲存電路以二位元模式存取電荷。
    [21] 如申請專利範圍15所述之三階儲存單元的快閃記憶體裝置控制方法，包含：若該比率等於或高於該第一設定值，則令該儲存電路以三位元模式存取電荷。
    [22] 如申請專利範圍15所述之三階儲存單元的快閃記憶體裝置控制方法，其中，該一位元模式係以三階儲存單元電荷分布操作區間中，電荷濃度分布最低的與第二低的電荷區間分別代表位元資料1與位元資料0。
    [23] 如申請專利範圍15所述之三階儲存單元的快閃記憶體裝置控制方法，其中，該一位元模式係以三階儲存單元電荷分布操作區間中，電荷濃度分布最低的與第三低的電荷區間分別代表位元資料1與位元資料0。
    [24] 如申請專利範圍16所述之三階儲存單元的快閃記憶體裝置控制方法，其中，該二位元模式係以三階儲存單元電荷分布操作區間中，電荷濃度分布最低的四個電荷區間代表二位元資料(11，10，01，00)。
    [25] 如申請專利範圍20所述之三階儲存單元的快閃記憶體裝置控制方法，其中，該二位元模式係以三階儲存單元電荷分布操作區間中，電荷濃度分布最低的四個電荷區間代表二位元資料(11，10，01，00)。
    [26] 如申請專利範圍15所述之三階儲存單元的快閃記憶體裝置控制方法，又包含：當該待寫入資料為一熱資料時，令該儲存電路以一位元模式存取電荷。
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